Estudio y aplicación de síntesis de alto-nivel para diseño de sistemas-on-chip embebidos de alto desempeño basados en FPGA e ip-cores personalizados

Abstract

La necesidad actual de SoCs heterogéneos para aplicaciones que requieren un poder computacional cada vez mayor ha incrementado la complejidad de los procesos de diseño, verificación e integración. SoCs ejecutando software en procesadores host con funciones aceleradas en IP-cores ofrecen un mayor desempeño comparado con arquitecturas tradicionales. En particular, FPGAs permiten la creación de aceleradores de funciones cuyo desempeño es limitado en procesadores de software embebido. Sin embargo, la necesidad de trabajar en bajos niveles de abstracción (e.g., HDL) puede significar una desventaja. En la actualidad, los métodos y herramientas HLS (High-Level Synthesis) ofrecen reducir la complejidad de diseño usando descripciones de alto-nivel. El propósito de esta tesis es investigar la metodología de diseño, usando Vivado HLS, para acelerar el desarrollo de SoCs heterogéneos de alto desempeño basados en FPGA. Para abordar este problema, esta tesis plantea la creación de aceleradores (IP-cores) de algoritmos usados en aplicaciones de sistemas embebidos y de control en base a los cuales se explora las optimizaciones y limitaciones de Vivado HLS. El resultado de esta tesis demuestra que el método de diseño utilizado es efectivo en la creación de IP-cores que incrementan el desempeño de la ejecución de algoritmos. Las principales contribuciones de esta tesis son: (i) documentación acerca de los métodos, teoría y herramientas de HLS, (ii) diseños y documentación de referencia de aceleradores en hardware de FPGA, (iii) flujo de diseño para la creación de aceleradores en SoCs de Xilinx, y (iv) scripts Tcl para la creación semiautomática de IP-Cores y SoCs de Xilinx.