Diseño e implementación de aceleradores en hardware para funciones de seguridad y cifrado, utilizando bibliotecas Vitis y plataformas SoC-FPGA, y evaluando su rendimiento computacional

Abstract

Las redes de telecomunicaciones de nueva generación, como 5G e IoT, requieren nuevas medidas de seguridad que impliquen el manejo y control de la información, equilibrando la seguridad y el uso eficiente de los recursos computacionales. El uso de la misma arquitectura de computación (CPU) para la ejecución de procesos de algoritmos criptográficos, como el cifrado simétrico AES-128 y la función hash SHA-256, provoca el sobrecalentamiento de la CPU, lo que limita el uso de la red para otras aplicaciones. Se describe el diseño, implementación y verificación de aceleradores de hardware en SoC-FPGA, utilizando bibliotecas de AMD Vitis y HLS. La arquitectura diseñada se encarga de migrar de forma automática el trabajo computacional que se realiza en el Componente de Procesamiento hacia la Lógica Programable y el trabajo de control de gestión de datos en el sistema operativo Linux embebido mediante el uso de AXI de alto rendimiento y controladores de flujo. El diseño también contempla la verificación de la funcionalidad usando vectores de prueba de NIST y la comparación de la latencia y el uso de recursos lógicos. De acuerdo con los resultados experimentales, el sistema presenta un rendimiento de 59.5 MB/s para el algoritmo de cifrado AES-128 y 12.6 MB/s utilizando el algoritmo SHA-256. Aunque la frecuencia de operación de la FPGA es menor que la de un microprocesador de escritorio, la arquitectura dedicada libera la carga de trabajo del microprocesador y brinda un comportamiento estable y determinístico al procesar grandes cantidades de datos. Por lo anterior, la diversidad de arquitecturas de soporte es factible para la implementación de nodos de edge computing donde la disponibilidad del sistema y la eficiencia en el uso de la energía es lo más importante.